研究背景
器件架構和材料的創新促進了晶體管的小型化，從而提高了性能、能效和集成密度。在可預見的埃級節點，基于二維（2D）半導體的門控全環繞（GAA）場效應晶體管將提供出色的電場柵控性，實現最終的功率縮放和性能提升。然而，一個主要的瓶頸在于二維GAA異質結構與原子平滑且符合的界面可擴展集成。鑒于此，北京大學彭海琳教授、邱晨光研究員、譚聰偉以及彭練矛院士等人在“Nature Materials”期刊上發表了題為“Low-power 2D gate-all-around logics via epitaxial monolithic 3D integration”的最新論文。本文報道了一種通過低溫單片三維集成實現的晶圓級多層堆疊單晶二維GAA結構，其中高遷移率二維半導體Bi2O2Se通過高-κ分層本征氧化物介質Bi2SeO5外延集成，具有原子平滑的界面，能夠實現280?cm2?V?1?s?1的高電子遷移率和62?mV?dec?1的接近理想的亞閾值擺幅。 縮放后的二維GAA場效應晶體管具有30納米的柵長，展現出0.5?V的超低操作電壓，超過1?mA?μm?1的高導通電流，1.9?ps的超低本征延遲，以及1.84?×?10?2??Js?μm?1的能量-延遲積。該工作展示了一種晶圓級二維材料基GAA系統，具有有效的性能和功率優勢，展現了超越硅的單片三維電路的廣闊前景。
研究亮點
- 實驗首次實現了高遷移率的二維Bi2O2Se與高κ介電材料Bi2SeO5的GAA異質結構。
- 通過低溫M3D集成策略，將單晶Bi2SeO5高κ介電層原子平整地包覆在Bi2O2Se納米片上，形成具有晶格匹配的范德華界面。
- 實驗通過層層集成的方法，成功實現了具有亞0.3 nm EOT的二維GAA Bi2O2Se/Bi2SeO5系統。
- 在此結構上，制造了基于二維Bi2O2Se/Bi2SeO5 GAA異質結構的二維GAAFET器件，顯示出低界面陷阱密度（~2?×?1011?cm?2?eV?1），高電子遷移率（>280?cm2?V?1?s?1），接近理想的亞閾值擺幅（<62?mV?dec?1）及良好的開關比（>10?）。
- 實驗結果表明，二維GAAFET器件在0.5 V操作電壓下，器件具有較低的固有延遲和能量-延遲積（EDP）為1.9 ps和1.84?×?10?2??Js?μm?1，且在低于1 V的電源電壓下多種低功耗邏輯單元能夠實現邏輯運算。
圖文解讀
圖1.2D Bi2O2Se/Bi2SeO5 GAA異質結構的外延M3D集成圖2.2D Bi2O2Se/Bi2SeO5 GAAFET的電子特性和綜合比較圖3.具有氣隙結構的短通道2D Bi2O2Se/Bi2SeO5 GAAFET的結構細節、電子特性和綜合基準測試圖4.低功耗2D Bi2O2Se/Bi2SeO5 GAA邏輯
結論展望
總之，本研究報告了一種基于二維材料的多層堆疊GAA結構，通過外延M3D集成克服了硅基納米技術的功率縮放限制。憑借原子平整的界面和超小的等效氧化層厚度（EOT），所制備的二維Bi2O2Se/Bi2SeO5 GAAFET展示了有效的柵極效率、優異的性能以及可靠性優勢。通過采用這種優異的外延策略，預計未來將在M3D集成中實現二維互補GAAFET和二維多橋通道FET。然而，研究表明，二維GAAFET在性能和能效方面與商業硅基晶體管相當，因此成為angstrom技術節點后硅集成的有前景候選方案。 Tang, J., Jiang, J., Gao, X. et al. Low-power 2D gate-all-around logics via epitaxial monolithic 3D integration. Nat. Mater. (2025). https://doi.org/10.1038/s41563-025-02117-w
